`include "ucore.v"
`include "regblock.v"

module calccore (
	input wire clk,          // 时钟信号
	input wire reset,        // 复位信号
	inout wire [63:0] data,  // 数据线（64位）
	output wire [63:0] addr,  // 地址线（64位）
	output wire [7:0] flags // 标记线（8位）
);

	
endmodule